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1、摘要0.13um-shrink工藝的嵌入式閃存的耐久性特性研究摘 要 耐久性特性是存儲類芯片最為重要的可靠性課題之一。0.13um-shrink閃存器件因為其特殊的結(jié)構(gòu)和工作模式，導(dǎo)致了特有的器件特性，同時還引入了其他的可靠性問題。 本文綜合了直流電壓應(yīng)力和 UV 方式，研究了三柵分柵閃存器件耐久性退化機理，實驗驗證了多晶到多晶的 F-N電子隧穿擦除操作引起的隧穿氧化物束縛電子是導(dǎo)致三柵分柵閃存器件退化的重要原因?；谄骷途眯酝嘶瘷C理，講述了三柵分柵 閃存特殊的結(jié)構(gòu)和操作方式。 在耐久性優(yōu)化方面，本論文重點從器件操作條件對三柵分柵閃存器件的耐久性進行了研究。在優(yōu)化器件操作條件方面，提出了過擦
2、除方法和動態(tài)調(diào)節(jié)擦除電壓的方法，應(yīng)用于單個存儲單元的測試中，相較于原始的擦除操作條件，能夠很好的改善器件的耐久特性。關(guān)鍵詞：閃存，耐久性，陷阱束縛電荷，耐久性優(yōu)化,尺寸縮小AbstractInvestigation of 0.13um-shrink Flash Characteristics and Endurance ReliabilityAbstractEndurance is one of the most important reliability topics in flash memory. Due to the special physical structure and ope
3、ration method in 0.13um-shrink flash memory, it has a unique device characteristic and a new reliability problem.In this thesis, by using of DC (Direct Current) stress and UV (ultraviolet), the mechanism of endurance degradation in triple split-gate flash memory is investigated. Poly-to-poly F-N (Fo
4、wler-Nordheim) erase tunneling induced electron trapping is confirmed to dominate the degradation of triple split-gate flash device during cycling. As for endurance optimization, the studies are carried out on the operation conditions. Two methodsOver-erase and Dynamic Adjusting Erase Voltageare put
5、 forward and proved effectively for the enhancement of endurance characteristics in single-cell samples.Keywords: Flash, Endurance, Electron Trapping, shrink目錄目 錄摘要.IAbstract II第一章 緒論11.1非易失性半導(dǎo)體存儲器技術(shù)的發(fā)展歷史.11.1.1 從 ROM 發(fā)展到 EPROM 11.1.2 從 EPROM 發(fā)展到 EEPROM 21.1.3 從 EEPROM 發(fā)展到 Flash Memory31.2 0.13um-sh
6、rink 閃存芯片簡介 111.2.1芯片結(jié)構(gòu)介紹 .111.2.2芯片原理介紹 .131.2.3芯片制造流程 .171.2.4芯片測試流程 .18 1.3 研究0.13um-shrink閃存的耐久性以及市場空間有何必要1.4本論文的工作 .20第二章閃存芯片的耐久性研究現(xiàn)狀和耐久特性退化原理研究222.1研究現(xiàn)狀分析 .222.1.1 源端通道熱電子注入（SSI）導(dǎo)致的耐久特性退化 .222.1.2 Poly 到 Poly 的 F-N 隧穿導(dǎo)致的耐久特性退化 .232.2耐久特性退化原理 .252.3本章小結(jié) .48第三章 0.13um-shrink閃存器件耐久特性和工作條件的關(guān)系研究493
7、.1器件耐久特性和工作條件的關(guān)系研究 493.2器件耐久特性和環(huán)境溫度的關(guān)系研究523.2.1實驗準(zhǔn)備和過程 .523.2.2實驗結(jié)果和解析 .533.3本章小結(jié) .56第四章0.13um-shrink閃存芯片耐久特性優(yōu)化的研究 .574.1存儲單元過擦除法 .574.2存儲單元動態(tài)擦除法 .594.2.1基本理論 .604.2.2實驗結(jié)果和解析 .614.3本章小結(jié) .70第五章 總結(jié) 80參考文獻 81附 錄 .89致謝 .900.13um-shrink工藝的嵌入式閃存的耐久性特性研究第一章 緒論1.1 引言在現(xiàn)代化的信息技術(shù)中，半導(dǎo)體存儲器是非常重要的電子元件，和其他的Si工藝技術(shù)一樣，
8、儲存技術(shù)在容量和特性方面也跟隨著摩爾定律成長的腳步。當(dāng)不外加電源的時候，這類儲存器件也能在相當(dāng)長的時間里保持著之前寫進去的信息。非易揮發(fā)性閃存器件（Nonvolatile Memories，NVM）是固態(tài)存儲類器件中一個占主導(dǎo)地位的分支。由于量產(chǎn)規(guī)模和較大的市場份額，非易揮發(fā)性閃存器件一直都受到大眾的關(guān)注。本文所研討的0.13um-shrink是就是一種半導(dǎo)體存儲器件，它是非易揮發(fā)性的半導(dǎo)體，這一小節(jié)，我們回顧了關(guān)于這一類半導(dǎo)體技術(shù)的發(fā)展歷程，而且還分析了不同種類的半導(dǎo)體的技術(shù)。從而得出，非易揮發(fā)半導(dǎo)體必然向著閃存技術(shù)方向發(fā)展，因為這種技術(shù)的市場前景良好。1.1.1 從 ROM 發(fā)展到 EPR
9、OM 上世紀六零年代中期，一直占據(jù)主流市場的磁芯存儲器，也就是magnetic corememory開始被金屬氧化物半導(dǎo)體代替，并逐漸被市場認可。這種半導(dǎo)體存儲器被稱為MOS，然而這種儲存器存在一個致命的缺點，一旦斷電，所存儲的數(shù)據(jù)在很短的時間內(nèi)就會丟失，基于這種情況，ROM，也就是非易失性半導(dǎo)體還是存儲器市場的主流。 直到1967年，半導(dǎo)體存儲市場開始推出浮柵（即FG）的理念，并在這種理念下開始推出了金氮氧半導(dǎo)體，也就是占據(jù)了市場半個多世紀的MNOS，這種存儲器解決了MOS容易丟失數(shù)據(jù)的問題，并且在性能上比1971年的ROM還要先進，在PAM，也就是1K的隨機存儲器問世沒多長時間，在浮柵概念
10、的推動下，EPROM即紫外光擦除可編程只讀存儲器開始風(fēng)靡世界。 這種存儲器屬于半導(dǎo)體存儲器的一種，而且可以實現(xiàn)電學(xué)化變成，還可以將寫入的數(shù)據(jù)擦除，并且不會因為斷電而丟失數(shù)據(jù)，這是浮柵理念的一次質(zhì)的飛躍。這種存儲器在編程的時候采用的是CHI，也就是溝道熱電子注入的方式、這種編程方式需要高電壓以及大流量的電流作為環(huán)境需求，因此，一般采用12伏的電源作為外部供電模式，每寫入一個字節(jié)的程序，需要1ms左右的時間，這種存儲器只可以向浮柵提供電子，只有用紫外光照射才能擦除，實現(xiàn)存儲是通過浮柵內(nèi)的電子逸出勢壘而實現(xiàn)。擦除存儲器數(shù)據(jù)的時候，需要用紫外光照射20分鐘以上，而且必須是斷電操作，EPROM在進行擦除
11、的時候不按照字節(jié)擦除，所以可以用單個的浮柵MOS來構(gòu)成EPROM的存儲單元，正因如此，高度集成的EPROM才能實現(xiàn)DRAM，也就是動態(tài)隨機存儲器的功能。 因為EPROM需要進行紫外光照射才能實現(xiàn)擦除功能，所以，在生產(chǎn)這類存儲器組件的時候，必須要有一個石英窗口，這就導(dǎo)致這種半導(dǎo)體存儲器的成本直線上升。而且，EPROM的編程與擦除必須通過電路板進行，這也造成了封裝難度提高?；谝陨锨闆r，人們逐漸開發(fā)出一種可編程的一次性存儲器，也就是OTP，（One-Time-Programmable），這種存儲器的結(jié)構(gòu)類似于EPROM，但是只能編程一次，之后就不能進行再編程和擦除了，因此，這種器件不需要封裝石英窗
12、口，成本自然大幅度降低。1.1.2 EPROM到 EEPROM的升級 在EPROM出現(xiàn)后十多年，也就是1983年，EPROM出現(xiàn)了第一次大的升級，16K的可編程擦除存儲器問世了，而且這種存儲器的擦除不再是紫外光，而是電擦除式的，這就是EEPROM，因為它也是基于浮柵概念開發(fā)的，所以跟EPROM非常類似，與器件溝道區(qū)域絕緣的是 n 型摻雜的多晶硅平板。由于高質(zhì)量的氧化物將這一平板完全與其它電極隔離，因而形成了浮柵。通常，與浮柵耦合的是一個或多個電極，而器件溝道的導(dǎo)通與否是由浮柵中所儲存電子的數(shù)量決定的。其與 EPROM 最主要的不同在于EEPROM都是通過電信號進行編程和擦除的，不要講存儲器從電
13、路板取出，而且，操作的時候可以按照字節(jié)順序進行，改變了EPROM改動需要整體擦除或者編程的弊端。 和編程。雖然EEPROM的功能相對完整，但是其結(jié)構(gòu)也更為復(fù)雜，EPROM是單個MOS元件構(gòu)成，而EEPROM則是需要存儲晶體管和選擇晶體管共同組成（如下圖），所以，這種存儲器被稱為雙晶體管存儲器。雖然功能更加完備，但是每存儲一個字節(jié)，就搞占用更多的芯片面積，造成了EEPROM在集成方便總是要筆EPROM慢一兩代。 在EEPROM存儲器上，不僅應(yīng)用了浮柵技術(shù)，而且還應(yīng)用了電荷束縛技術(shù)，電擦除可以擦除掉MNOS單元的數(shù)據(jù)信息，另外，通過F-N電子隧穿來實現(xiàn)對浮柵單元的擦除，這種隧穿技術(shù)全稱為（Fowl
14、er-Nordheim electron tunneling），此外還可以采用溝道熱電子注入，也就是CHEI來進行數(shù)據(jù)擦除或者是完成編程工作。 EEPROM問世以后，人們越來越追求可以不需要外部能源就可以實現(xiàn)數(shù)據(jù)存儲，而且不容易丟失數(shù)據(jù)的存儲器，而且還追求這種存儲器可以實現(xiàn)高集成，低成本，功耗低，以及快速編程以及數(shù)據(jù)讀取的功能，而EEPROM的發(fā)展也越來越能滿足人們的需求，當(dāng)前的EEPROM存儲器以及可以實現(xiàn)了內(nèi)部編程時序、地址鎖定以及數(shù)據(jù)鎖定、頁式存儲等功能，而且，這種存儲器還實現(xiàn)了與TTL邏輯完全兼容的效果，并且還可以與芯片內(nèi)脈沖整形以及數(shù)據(jù)輪詢等多種功能，行業(yè)內(nèi)將這種功能全面的EEPRO
15、M存儲器稱之為Full-Feature EEPROM，簡稱FF-EEPROM。這類存儲器的系統(tǒng)適應(yīng)性非常強，因為其內(nèi)部有系統(tǒng)編程功能，導(dǎo)致其可以適應(yīng)多種系統(tǒng)軟件，因此，當(dāng)前的人工智能領(lǐng)域，以及一些邏輯器件等領(lǐng)域都廣泛應(yīng)用到了EEPROM存儲器。圖 1-1 EEPROM 存儲單元的基本結(jié)構(gòu) 很多人認為，EEPROM的系統(tǒng)兼容性以及功能如此強大，一定會快速占領(lǐng)市場并創(chuàng)出高額利潤，而且游戲王成為微機處理器中的主流存儲器。但是，EEPROM的市場發(fā)展并沒有想象中的那么好，直到1992年，這種存儲器的市場份額才開始增加，而且增勢非常緩慢，EEPROM的市場份額超出EPROM是在1995年。主要是由于以下
16、幾點原因，造成了EEPROM的市場發(fā)展緩慢：（1）對于存儲每個字節(jié)，EEPROM的成本要比EPROM的成本高得多；（2）硬件的發(fā)展離不開軟件的支持，因為軟件的發(fā)展速度跟不上，也造成了EEPROM一直沒有被廣泛應(yīng)用起來。（3）人們還不是特別了解EEPROM的可靠性，所以應(yīng)用中也一直束手束腳。1.1.3 EEPROM 到 Flash Memory的發(fā)展歷程1、閃存技術(shù)的存儲器有什么技術(shù)優(yōu)勢如果要解決EEPROM存儲器的成本過高，首先一個方式就是通過閃存即flashMemory來實現(xiàn)，這種存儲器全稱為flash EEPROM，中文名稱為閃存電擦除式存儲器。與之前介紹的FF-EEPROM相比，這種存儲
17、器最大的有有點就是不需要逐字節(jié)擦除。而是按照存儲陣列或者模塊進行局部擦除。這種存儲器的電路要求相對簡單，因此單字節(jié)的存儲成本自然得到大幅度下降。第一章 緒論 上世紀八十年代后期，Masupka 等采用單晶體管EEPROM器件以及全新的電路編程和擦除程序完成了第一塊閃存存儲器的制作，這種256K閃存存儲器采用了告訴靈敏度放大器。僅僅在1995年，這種存儲器就實現(xiàn)了比DRAM更低的成本生產(chǎn)，從而快速打開了非易失性存儲器的市場空間。這種閃存存儲器是EEPROM技術(shù)發(fā)展到成熟階段的一個標(biāo)志，更精細，占用位置更小的集成電路開始占據(jù)電子市場，進而帶來對電擦除式存儲器以及大容量存儲器的需要不斷增加。而這種閃
18、存存儲器就實現(xiàn)了傳統(tǒng)EPROM以及EEPROM兩種存儲器的優(yōu)點，由于只需要一個晶體管，這種存儲器的占地更小，單位字節(jié)的存儲使用面積更小，電子器件的集成化程度更高，另外，這種閃存存儲器一樣可以實現(xiàn)電擦除以及編程，在系統(tǒng)完整性要求更高的條件下，這種存儲器更具優(yōu)勢。通常，當(dāng)對一部分存儲陣列進行寫操作時而對其他部分產(chǎn)生的數(shù)據(jù)干擾是閃存 技術(shù)最關(guān)注的一個問題。由于存儲單元像編程和擦除時，由于追求減 小存儲單元的面積達到降低成本的目的，在設(shè)計時省略了一些選擇柵，而這些共用 選擇柵的單元當(dāng)周圍的單元被編程時就會產(chǎn)生干擾現(xiàn)象，一個好的實際可以避免這 一問題,圖 1-2 給出了本論文中所使用的三柵分柵閃存編程干
19、擾的實例圖 1-2 三柵分柵閃閃存編程干擾示意圖在進行存儲前或者編程的時候，要對閃存存儲器進行全部的擦除。然而開啟不同存儲單元時，需要相對一致的電壓，所以，擦除前就必須對每個單元進行單獨的預(yù)編程操作，如果不進行預(yù)編程，就會出現(xiàn)某些單元過度擦除的狀況，如圖1-3中，顯示了某些情況下，由于編程導(dǎo)致電子進入浮柵，導(dǎo)致不同單元的開啟電壓攀升；進行擦除操作時，則會因為電子流出浮柵導(dǎo)致電壓降低。如果單元的開啟電壓出現(xiàn)負數(shù)等過低現(xiàn)象是。這個晶體管器件就會被消耗完畢，處于一直導(dǎo)通的狀態(tài)。進而影響了整體單元整列功能的視線，在編程時，就會出現(xiàn)不選擇以及解除選擇存儲單元的現(xiàn)象。此外，除了要進行預(yù)編程來方式電壓過低，
20、系統(tǒng)還會通過一些特定的程序?qū)Τ霈F(xiàn)了過度擦除的單元進行恢復(fù)。但是這種操作會讓擦除更為復(fù)雜，而且操作時間也會大幅度延長。圖過度擦除效應(yīng)導(dǎo)致器件開啟電壓變負的示意圖 一般來說，系統(tǒng)會在閃存存儲器進行擦除后驗證有效性，也就是擦除或者編程完成后，會逐字節(jié)讀出存儲器上的所有字節(jié)，從而確定每個單元的開啟電壓基本一致；驗證中如果發(fā)現(xiàn)沒有達到要求的情況，就會繼續(xù)進行擦除或者編程，直到所有單元的開啟電壓基本一致。這種“過擦除”情況在具有疊柵存儲器件與選擇柵器件所組合的分柵閃存中得 到很好的控制，由于選擇柵器件對器件溝道的控制作用，即使疊柵存儲器件處于“過擦除”狀態(tài)，因為選擇柵器件溝道的關(guān)閉從而避免的該存儲單元對整
21、個陣列的影響， 同時簡化外圍的驗證電路的設(shè)計。2、常見的閃存存儲器構(gòu)架模式 一般來說閃存存儲器有很多類型的存儲單元，通常我們見到的有或非型以及與非型兩種結(jié)構(gòu)，即NOR和NADA。NOR型架構(gòu)適用于讀取以及編程只需要針對其中某個單元的存儲器件。如下圖1-4中，就通過舉例闡釋了這種架構(gòu)。進行讀取操作時，同一個字或者字節(jié)的存儲單元共享8條位線或者一條字線，在存儲中一個字節(jié)B等于8bit，而一個字W則等于2B，這種情況下，會激活相同數(shù)量的感測放大器。 行解碼器接收到傳送進來的需要讀取的存儲單元地址時，會拉高目標(biāo)字線的電位，而其它字線保持接地狀態(tài)。目標(biāo)單元的電位升高后，位線也隨之升高，并連同感測放大器，
22、此時，該單元如果已經(jīng)完成編程，開啟電壓高，位線就沒有電流流通，在存儲器中用“0”標(biāo)記，如果是進行擦除操作，那么開啟電壓低，位線上就會有電流通過，感測放大器接收到信號，就會用“1”標(biāo)記。然后將讀取到的數(shù)值通過緩沖器傳輸?shù)綌?shù)據(jù)總線，就可以實現(xiàn)對數(shù)據(jù)的完整讀取。 通常情況下，NOR存儲器都是通過F-N電子隧穿和溝道熱電子注入來實現(xiàn)編程，主要是因為這兩種方式的編程速度比較快，但是因為擦除操作需要開啟電壓控制，所以在防止過度擦除的時候需要增加成本。圖 1-4 NOR 型閃存器件的基本架構(gòu)圖 1-5 NAND 型閃存器件的基本架構(gòu) 0.13um-shrink工藝的嵌入式閃存的耐久性特性研究 我們介紹的NO
23、R構(gòu)架屬于并行構(gòu)架，而閃存存儲器還有另外一種構(gòu)架模式，那就是串行構(gòu)架，也就是NAND，如下圖1-5中，通過m個單元將源端與位線串聯(lián)起來。NOR型構(gòu)架中，每個存儲單元就需要有一個位線上的接觸，而在NAND構(gòu)架中，每m個單元才需要一個，這樣就使得存儲矩陣即memory matrix的使用面積大幅度縮小，存儲密度得到提高，存儲量也就會增大。在數(shù)據(jù)讀取的時候，針對某一個存儲單元進行數(shù)據(jù)讀取，存儲單元控制柵，即（CG，Control Gate）會一直處于高位狀態(tài)，也就是0V，其他相關(guān)串聯(lián)單元，無論開啟電壓是什么狀態(tài)，都會統(tǒng)一提升到高電平，不進行任何編程操作，只進行數(shù)據(jù)的傳輸。此時，目標(biāo)晶體管的開啟電壓如
24、果成為負值，該晶體管就會處于耗盡狀態(tài)，電流可以通過所有串聯(lián)的的位線到達感測放大器。在NAND存儲器中，一般的存儲單位是頁，即page，I/O端口讀取數(shù)據(jù)也是按照頁的單位進行，此刻串聯(lián)單元發(fā)揮頁面寄存器的作用，因為此時的放大器新號特別弱，只有利用頁面寄存器才能感測到穩(wěn)定信號。但是由于這種架構(gòu)的存儲器讀取數(shù)據(jù)需要整個序列的單元參與晶體管選擇，所以其讀取速度相對緩慢，不能實現(xiàn)隨機讀取。 另外，由于NAND閃存存儲器無論是進行數(shù)據(jù)編程還是擦除，都采用F-N電子隧穿方式，而NOR閃存存儲器則采用溝道熱電子注入式的編程方式，所以，NAND存儲器在編程方面的速度也無法與NOR相比，由于以上因素，一般我們在數(shù)
25、碼相機存儲卡，mp3等中采用NAND架構(gòu)的閃存存儲器，因為這些設(shè)備對于存儲速度要求較低，但是對于存儲密度要求較高。由此也可以看出，上文介紹的兩種結(jié)構(gòu)模式的存儲器有各自的優(yōu)點，應(yīng)用環(huán)境也不盡相同。但是，隨著技術(shù)的不斷升級與發(fā)展，目前這兩種閃存存儲器存在融合的趨勢，具有代表性的是三星公司OneNAND技術(shù)以及Spansion 推出的ORNAND技術(shù)。ORNAND是在NOR架構(gòu)存儲器基礎(chǔ)上，加入了NAND接口，這種閃存采用了更為先進的隔離區(qū)氧化膜保存電荷的形式，使得其存儲密度大幅度提高，可以實現(xiàn)每單元2bit的存儲密度。而三星公司的OneNAND則是在NAND存儲架構(gòu)基礎(chǔ)上，通過增加NOR接口，再結(jié)
26、合SRAM高速緩沖區(qū)形成了全新的閃存存儲器技術(shù)，這種存儲器不進可以實現(xiàn)NOR的存儲性能，而且可以達到NAND存儲器的存儲容量。3、現(xiàn)存 NOR 閃存結(jié)構(gòu)及工作原理I. T 型閃存存儲器件T 型閃存存儲器件來源于傳統(tǒng)的 T 型 EPROM 技術(shù)，是由于單個存儲單元的有源區(qū)結(jié)構(gòu)布局類似 T 字母形狀而得名。如圖 1-6(a)和(b)給出 T 型閃存存儲陣列中四單元的布局圖和單個字節(jié)的截面圖。 第一章 緒論圖 1-6 T 型閃存存儲陣列布局圖和截面圖。(a)單個閃存存儲陣列中四單元布局圖；(b)單個存儲單元的截面圖T 型閃存單元一般采用熱電子編程(圖 1-7)，通過在漏極加 5-7 伏的電壓，控制柵
27、上加 10-12 伏，其他各端點接 0 伏，這樣在漏結(jié)附近產(chǎn)生一個能產(chǎn)生足夠多熱電子的高橫向溝道電場。同時，由于漏極端垂直電場的存在，一部分能量高于的熱電子(3.2eV)就會 Si-SiO2 勢壘進入浮柵，從而導(dǎo)致器件達到高閾值區(qū)域(5V)。圖 1-7 T 型存儲器件編程操作示意圖器件擦除采用電子從浮柵 F-N 隧穿至源端或溝道區(qū)域。在電學(xué)擦除時，浮柵與n+源端(溝道區(qū)域)之間的隧穿氧化物中的電場一般需要達到 10MV/cm。典型的擦除脈沖周期一般為 10ms。目前，普遍采用的擦除方式有三種:零柵壓高源壓擦除(圖1-8a)、負柵壓高源壓擦除(圖 1-8b)和溝道擦除（圖 1-8c）。 0.13
28、um-shrink工藝的嵌入式閃存的耐久性特性研究圖 1-8 T 型閃存器件擦除操作示意圖II. 源極耦合分柵（SCSG）閃存存儲器件源極耦合分柵(SCSG)閃存存儲器是利用單層多晶硅同時實現(xiàn)控制柵和源端選擇柵的作用，見圖 1-9。類似于 T 型閃存器件，SCSG 器件采用漏極熱電子注入方式編程，而擦除操作類似于零柵壓高源電壓的源結(jié)擦除方式。圖 1-9, SCSG即源極耦合閃存存儲器的架構(gòu)示意圖III場增強隧穿注入的閃存存儲器通過場增強進行隧穿注入的閃存器件采用了單器件分柵的架構(gòu)模式，通過多晶體管與多晶體管之間的F-N電子隧穿達到擦除數(shù)據(jù)的目的，而變成的時候則采用源端熱電子注入的模式，第一章
29、緒論通過多晶到多晶的浮柵結(jié)構(gòu)場增強隧穿進行電子注入，而源端注入可以實現(xiàn)10-3 數(shù)量級的注入效率，因而允許芯片內(nèi)單電壓源實現(xiàn)的小規(guī)模的電荷泵的使用。同時，在同樣工藝技術(shù)下，該分柵閃存的存儲單元尺寸與傳統(tǒng)的疊柵閃存尺寸相當(dāng)。圖 1-10 和圖1-11 分別給出該器件俯視圖和截面圖。圖 1-10 場增強隧穿注入閃存器件布局圖 1-11 場增強隧穿注入閃存器件沿字線和位線方向的剖面圖 圖1-12中顯示，這種閃存器件在進行擦除時，通過浮柵邊緣形狀的改變實現(xiàn)場增強，從而實現(xiàn)F-N電子隧穿，實際操作的時候，漏源端處于接地狀態(tài)，而字線則處于高電位狀態(tài)，隧穿注入點的電場強度非常高，所以這種器件在中等電壓下也可
30、以實現(xiàn)擦除。此類器件在編程的時候通過源端熱電子注入實現(xiàn)， 控制柵中，應(yīng)用于選擇的溝道處于線性狀態(tài)，由于高端電壓的作用浮柵處于耦合飽和。在間隙區(qū)域以及選擇柵溝道，電子被加速，從而形成熱電子，浮柵中的垂直電場將電子撞擊改變方向，吸收能量大于3.2eV的電子，就可以完成編程操作。源端注入編程由于 注入效率高，因此器件編程周期較短（20 s）；同時，由于編程電流需求小1 A，頁編程成為可能。 0.13um-shrink工藝的嵌入式閃存的耐久性特性研究圖 1-12 與浮柵結(jié)構(gòu)相關(guān)的增強 F-N 隧穿能帶示意圖1.2 三柵分柵閃存器件簡介三柵分柵閃存器件是一種類似于場增強隧穿注入的、更為復(fù)雜特殊的分柵閃存
31、器件，本節(jié)先介紹關(guān)于分柵閃存的相關(guān)器件結(jié)構(gòu)以及操作原理，同時還分析了其可靠性原理。1.2.1 分柵閃存芯片結(jié)構(gòu) 本文研究的閃存器件屬于 NOR 型三柵分柵并行架構(gòu)，這種存儲器件的編程是采用SSI，也就是源端熱電子注入的形式，擦除則采用F-N電子隧穿形式。如下圖1-13中（a）顯示了器件的結(jié)構(gòu)圖，（b）顯示了溝道方向界面。在這種存儲器中，主要有字線（WL）以及浮柵構(gòu)成了存儲單元，在器件中，柵氧層以及隧穿氧化層采用的是二氧化硅膜，這種薄膜在高溫沉積下形成。浮柵以及控制柵包括源線（SL）都與其下方的重摻雜區(qū)域（n+）部分重合，形成電容耦合效應(yīng)，這樣就可以在浮柵中形成耦合電位。傳統(tǒng)疊柵閃存（stack
32、ed gate）無法實現(xiàn)三柵分柵的獨立控制功能，而三柵分柵則可以通過浮柵以及字線形成對溝道的控制效應(yīng)。所以這種閃存存儲器可以方式過度擦除的頻繁出現(xiàn)。而且采用源電子注入要比溝道熱電子注入在完成編程的時候效率更快，能耗更低。（詳見 1.2.2）。 第一章 緒論圖 1-13(a) 三柵分柵結(jié)構(gòu)示意圖 (b)三柵分柵溝道截面圖出自Grace 0.13um 分柵結(jié)構(gòu) 這種閃存器件在完成讀取數(shù)據(jù)的時候，由于字線上電壓高，導(dǎo)致字線下溝道反方向開啟，而溝道狀態(tài)又決定了源線以及位線中通過的電流強度。擦除操作后，就會在浮柵與字線間形成F-N電子隧穿，浮柵中的電子會被拉出，浮柵電位就會變高。其下的溝道就可以讀取到較
33、大的電流信號。如果完成了編程，浮柵電位就會相應(yīng)降低，而溝道也會關(guān)閉，浮柵就讀取到較小的電流信號。一般來說，擦除和編程的溝道電流至少差2個數(shù)量級。 通過讀取溝道中電流強度，從而實現(xiàn)狀態(tài)的讀取和判斷。下圖1-4中，這種存儲器按照行與列的模式排列存儲矩陣，而I/O，即輸入/輸出端口是很多列單元共享的。一般來說，在所有的列存儲單元中，有一列存儲單元是作為參考單元存在的，這一列與行的交叉點就是存儲參考單元所在。在存儲器件進行擦除操作后，參考單元上讀取到的電流值進行平均數(shù)處理，就可以判斷整行存儲單元的存儲狀態(tài)。一般情況下，這個電流值的30%被用來做參考值，即行業(yè)內(nèi)所說的user mode，如果存儲單元上的
34、電流比參考值大，就會用“1”標(biāo)準(zhǔn)，反之，如果讀取到的電流比參考值小，就用“0”標(biāo)記，下表1-1中，就列出了此類存儲器在不同工作狀態(tài)下的相應(yīng)條件。表 1-1三柵分柵閃存器件工作條件操作字線電位位線電位源線電位控制柵電位操作時間編程1.4V0.2V5V10V10us擦除10.5V0V0V0V10ms讀取25V1V0V2V 0.13um-shrink工藝的嵌入式閃存的耐久性特性研究1.2.2 三柵分柵存儲器結(jié)構(gòu)原理 其實在浮柵存儲器中，擦除和編程有很多種電荷寫入方式，但無論哪種方式都存在著由于載流子通過隧穿氧化物所帶來的一系列問題。目前常見的機理有F-N隧穿（薄氧化膜小于10nm），溝道熱電子注入即
35、CHE、多晶氧化物場增強F-N隧穿以及SSI即源端溝道熱電子注入等形式，還包括SHEI即襯底熱電子注入等形式。而兩種隧穿機理是建立在氧化層量子隧穿機理上，而后三種是建立在注入載流子被大橫向電場（CHE 和 SSI）或者硅襯底的縱向電場（SHEI）加速，從而能夠越過 Si-SiO2 勢壘的基礎(chǔ)上。在實際應(yīng)用中，根據(jù)需求來決定采用何種方式進行編程，以及采用何種結(jié)構(gòu)的存儲器件。上文中的兩種隧穿模式主要針對擦除操作。而SSI則主要用于三柵分柵的編程，下文主要針對F-N電子隧穿以及SSI源端熱電子注入進行分析。1、F-N 電子隧穿機理介紹 從本質(zhì)上看，F(xiàn)-N電子隧穿是一種輔助機制。下圖1-14中顯示了柵
36、極在負偏壓時從多晶硅到氧化物以及硅襯底的能量變化圖。加負偏壓之初，硅導(dǎo)帶電子的勢壘表現(xiàn)出梯形狀態(tài)。這時，硅襯底由于電子注入，電流直接隧穿過梯形勢壘。然后對柵極繼續(xù)增壓，勢壘開始呈現(xiàn)三角形狀態(tài)。這種真空狀態(tài)下的三角形勢壘在電子通過的時候，是采用介質(zhì)層導(dǎo)帶電子隧穿的，因此，也叫做F-N電子隧穿。 本文采用薛定諤方程的簡化模式得出F-N隧穿電流的值，通過WKB隧穿幾率近似和來計算出多晶硅中自由電子的量。q3Einj28p (2 m* )1/ 2 F3/ 2J =exp -b(1.1)8p hFb3hqEinj具體參數(shù)可以參考下表1-2中的物理參數(shù)。表 1-2 薛定諤方程中F-N電子隧穿物理參數(shù)及定義
37、h普朗克常量，h = 6.626 10-34 Jsb隧穿界面勢壘，對于Si/SiO2 界面，大小為3.2eVq單電子電荷， q = 1.60210-19 Cm自由電子質(zhì)量，m = 9.10910-31kgm*二氧化硅帶隙電子有效質(zhì)量12， m*=0.42m 上面方程式中，通過兩個參數(shù)來決定隧穿電流的強度；一是勢壘高度，用（b）表示，另一個是電場強度，用（Einj）表示。一般來說電子Si/SiO2 界面勢壘高度值在3.2eV左右，而如果是空穴，那么勢壘高度應(yīng)該達到4.8eV左右?？梢钥闯?，電子電流才是F-N隧穿電流的主導(dǎo)電流。 第一章 緒論圖 1-14能帶展示F-N隧穿電子圖對于體氧化物 F-N
38、 隧穿來說，隧穿電流密度由注入界面的電場強度所控制，與體氧化物特性無關(guān)。電子隧穿通過勢壘時，其在電場的加速下能達到一個相當(dāng)高的飄移速度,107 厘米/秒。在計算 Si/SiO2 界面注入電場時，必須考慮到平帶電壓的大?。篍 =Vapp -Vfb(1.2)injtOX這里 Vapp 為氧化物上所承受的壓降，Vfb 為平帶電壓，tOX 為氧化物厚度。 在實際應(yīng)用過程中，隧穿電流強度與理論計算得出的電流強度是不同的，這其中有很多外界因素影響。但是人們一直致力于將隧穿電流的計算方式更為精確，從而減小這兩者之間的誤差。目前這種研究還在不斷進行中，而計算F-N隧穿電流的公示也更為精確，誤差也更小。究其原因
39、，是在實際應(yīng)用中，無論是什么種類的存儲器件，其電子隧穿都是采用Poly/SiO2 界面。因為多晶硅在熱氧化作用下形成 SiO2 薄膜后，用電子顯微鏡就可以看到起 Poly/SiO2 界面并不是完全平面，而是有很多凸起的，正因如此，局部電場會出現(xiàn)較大波動，從而造成實際測量隧穿電流比理論計算出來的大很多。這種現(xiàn)象是Anderson與Kerr 首先發(fā)現(xiàn)的。在此基礎(chǔ)上，Lee與Martin 則進一步對Poly/SiO2 界面具體產(chǎn)生多大影響采用二維泊松方程進行了計算。得出凸起的大小對隧穿電流產(chǎn)生了4-9的增強作用，而Heimann則更為精確地計算出，在整個隧穿面身上，凸起對隧穿電流的增強因子為3左右；
40、隨后Groeseneken以及Bisschop等人在 Eills，Huff等人的研究基礎(chǔ)上各自提出了新的隧穿電流計算方式， 0.13um-shrink工藝的嵌入式閃存的耐久性特性研究就是對 Poly/SiO2 界面計算通過物理模型來實現(xiàn)，從而得出隧穿電流在隧穿時產(chǎn)生的氧化層電荷束縛現(xiàn)象，建立此物理模型，是基于F-N電子隧穿理論以及電荷束縛效應(yīng)和不均勻F-N電子隧穿這些理論基礎(chǔ)上的。2、源端熱電子注入機理分析 當(dāng)半導(dǎo)體晶體管的源端和漏端出現(xiàn)電壓升高，漏端附近溝道中的電場也會升高。促使載流子無限靠近漏端，通過高電場區(qū)的時候，這些載流子就會獲得動能。從而使得載流子的熱平衡狀態(tài)被破壞，載流子就會發(fā)熱并
41、形成熱能，從而形成熱載流子，漏端因為載流子的熱能效應(yīng)產(chǎn)生碰撞，就會形成電子空穴對。硅襯底會將這些熱載流子收集，產(chǎn)生襯底電流。少數(shù)熱載流子會通過漏端，產(chǎn)生熱載流子二級效應(yīng)，如果這些載流子的動能可以超越Si/SiO2 的界面勢壘，載流子就會進入柵氧層。下圖1-15中，柵極電位比溝道注入的電位要高，柵氧層就會收集漏端注入的熱載流子。從而產(chǎn)生柵極電流，在目前市場上常見的非易失性存儲器中，電子的遷移率比空穴要高，那么就會產(chǎn)生行業(yè)內(nèi)常說的熱電子注入現(xiàn)象。圖 1-15 n 溝器件溝道熱電子注入（CHEI）能帶圖。這種熱載流子注入柵極的效應(yīng)是編程的一種主要方式，但是，其缺點非常明顯，首先是熱電子注入的效率太低
42、，第二是能耗非常高。主要由于柵極電位低、漏端電位高，水平強電場就會產(chǎn)生更多熱電子，而柵極電位高，漏端電位低，垂直方向的強電場就會促進熱電子進入柵氧層，這兩種情況自相矛盾，形成對立。為了克服這一狀況，實際運用中要保持柵極與漏端都處于高電位狀態(tài)，能耗自然升高。 第一章 緒論 為了克服這種弊端，人們逐漸開發(fā)出了源端熱電子注入的編程技術(shù)。下圖1-16中顯示了源端熱電子注入的示意圖，在這個過程中，將傳統(tǒng)的一個溝道鏈接源端和漏端改為漏端和源端通過兩部分溝道組成，實現(xiàn)了對漏端柵極以及源端柵極進行獨立控制。選擇柵極，也就是源端柵極通過低電位產(chǎn)生大量的熱載流子，而浮柵，也就是漏端柵通過高電位實現(xiàn)讓更多的熱電子進
43、入柵氧層。這就是分柵結(jié)構(gòu)。這種結(jié)構(gòu)下，浮柵通過反型層對漏端進行延伸，從而使源端的溝道真正發(fā)揮作用。在兩段溝道的連接處，水平電場的最高，改變了傳統(tǒng)n型存儲器漏端水平電場最高的狀態(tài)。通過浮柵氧化層的輔助，大部分熱電子都會被浮柵吸收。這比之前的n型存儲器件有了很大的提升，電子通過源端注入柵氧層，從而形成了源端熱電子注入。如下圖1-17顯示，同時參考表1-1中的數(shù)據(jù)可以看出這種分柵存儲器的電場布局。兩段溝道的交匯處是水平電場以及垂直電場最高的地方。從而形成大量的熱電子注入。而浮柵右方，也就是源線附近，是水平電場的另一高場區(qū)，這與MOS的漏端非常相似。圖 1-16 三柵分柵閃存器件源端熱電子注入編程時各
44、端偏壓示意圖，這種偏壓組合有利于熱電子的產(chǎn)生和收集。 0.13um-shrink工藝的嵌入式閃存的耐久性特性研究垂直電場峰值電場強度的分布水平電場峰值水平電場峰值(源線處)(兩柵空隙處)選擇柵(字線)間隙浮柵溝道方向上的位置圖 1-17 TCAD 模擬源端熱電子注入編程時器件溝道方向上的電場分布示意圖。3、可靠性問題 在進行三柵分柵閃存器件編程和擦除操作時，由于電子通過或者越過 Si/SiO2勢壘造成的氧化物結(jié)構(gòu)的破壞，硅氧化物特性將會逐漸惡化。當(dāng)破壞的程度積累到 一定階段時，硅氧化物就會突然失去其絕緣特性，氧化物擊穿現(xiàn)象就發(fā)生了。三柵分柵存儲器的可靠性問題主要是由于存儲器件工作方式不同引起的
45、：一種是多晶到多晶的 F-N 隧穿擦除引起的電荷俘獲，另一種是源端熱電子注入導(dǎo)致的 間隙電荷陷阱。1.2.3 三柵分柵存儲器制作流程 在制造三柵分柵閃存存儲器的時候，需要與CMOS集成電路制造相兼容。例如要生產(chǎn)0.12微米的閃存器件，不同的電路功能需要不同的光罩和工藝步驟，其中光罩分為27-29道，而工藝步驟更是多達950多道，最為核心的工藝包括：存儲單元采用自對準(zhǔn)工藝，可以降低光刻精度的要求；此外，與CMOS的集成工藝相比，三柵分柵存儲器要同時完成邏輯器件以及存儲單元，這就造成了工藝難度以及熱預(yù)算難度大幅度提高，導(dǎo)致離子注入擴散不受控制，從而產(chǎn)生一系列的諸如金屬電遷移惡化（EM，Electr
46、oMigration）、應(yīng)力失配以及柵氧退化等很多問題，由此可以看出，三柵分柵閃存芯片的制作要求非常高。 按照生產(chǎn)工藝順序，制造流程分為4步：第一步，通過光刻和腐蝕兩種技術(shù)對源區(qū)進行定義，然后再利用淺槽隔離技術(shù)對定義后的源區(qū)進行隔離。也就是STI技術(shù)，這種技術(shù)是控制芯片質(zhì)量的關(guān)鍵因素，淺槽隔離過程中，淺槽地步傾角的角度、邊緣化成都以及絕緣介質(zhì)的填充都必須非常精細； 第一章 緒論第二步，構(gòu)造各個存儲單元，讓擁有自對準(zhǔn)功能的分柵結(jié)構(gòu)形成，這是整個芯片制造中的最核心部分。結(jié)構(gòu)參數(shù)直接決定了存儲器件的特性，所以對這一過程的工藝必須精確控制，其中比較關(guān)鍵的部分是浮柵的大小、隧穿氧化層的厚薄、源線的能量以
47、及劑量等都需要精確把握；第三步，構(gòu)造邏輯器件，主要是MOS器件，雙極器件以及周邊電路的構(gòu)造。這一過程與CMOS的制造工藝完全相同，最主要的是要精確控制多晶硅柵的大小、控制硅柵的劑量以及能量閾值、還包括金屬硅化物的控制等內(nèi)容；第四步；包括電絕緣、金屬連線以及平坦化等后端工藝制造。一般來說分柵存儲器不能有超過3層的金屬連線，傳統(tǒng)的CMOS集成電路會存在很多諸如金屬電遷移、應(yīng)力分配等后端問題，而分柵存儲器這方面的問題相對較小。1.2.4 芯片測試的流程在批量生產(chǎn)的時候，分柵存儲器件被生產(chǎn)出來以后，還必須經(jīng)過嚴格測試才能投放市場。第一步是制造流程的測試，一般來說，芯片完成后立刻會進行這一程序，主要測試
48、內(nèi)容為芯片生產(chǎn)過程中生產(chǎn)線是否正常運轉(zhuǎn)，有沒有因為生產(chǎn)工藝造成殘次品。在芯片圓晶上，設(shè)計有專門的測試借口方便電路以及器件的其他參數(shù)測試，一般來說需要測試多晶硅電阻值、晶體管的開啟電壓、漏電電流以及飽和電流、柵氧層特性等內(nèi)容。圖 1-18 非正常擦除造成的器件開啟電壓異常示意圖 0.13um-shrink工藝的嵌入式閃存的耐久性特性研究 圓晶經(jīng)過PCM測試后，下一步就是進行功能測試，這項測試主要是由專門的測試公司來做。一般測試芯片功能需要兩個部分，一部分是測試芯片基本性能，稱為CP1 test，其中包括以下內(nèi)容： （I）首先檢測直流特性，從而發(fā)現(xiàn)由于靜電功耗過大或者引腳漏電造成的無效芯片； （I
49、I）第二項是檢測存儲功能，將其中一些不能進行數(shù)據(jù)讀取或者是編程、擦除的芯片找出來，包括一些異常芯片。例如，檢測擦除功能，主要是檢測非正常擦除，包括過快擦除和弱擦除等。如上圖1-18中，非正常擦除的芯片開啟電壓都會較低，這也是業(yè)內(nèi)所說的“fast bits”即，過快擦除，而“tail bits”則是代表過慢擦除，也就是弱擦除，同樣檢測編程功能時也會出現(xiàn)fast program即過快編程，以及過慢編程，即弱編程等情況。這些都屬于失效芯片。 （III）第三項是檢測芯片的干擾，如上文圖中1-2現(xiàn)實，大部分的分柵閃存存儲器都是NOR架構(gòu)的，那么在針對存儲單元進行編程的時候，其他相鄰單元的字線是處于接地狀
50、態(tài)的，但是即使如此，因為源線電位相對較高，如果此刻浮柵電位高，該單元屬于擦除完成，但是溝道中仍然可能會有電流通過，導(dǎo)致芯片被編程，這就是芯片的編程干擾。這一步的檢測主要就是將這種干擾篩查出來。 通過CP1測試以后，芯片基本功能已經(jīng)沒有問題，那么需要對芯片可靠性進行再測試，業(yè)內(nèi)稱之為CP2 test，包括以下幾項內(nèi)容：（I）第一步檢測耐久性（endurance），也就是檢測存儲器件是否可以經(jīng)受得住多次的編程和擦除。不同產(chǎn)品的耐久度要求不同，但是一般都在104105次范圍內(nèi)。這種測試會消耗掉被測芯片，而且需要的時間很長，所以大多采用抽樣檢測，按照一定規(guī)律從生產(chǎn)線直接抽取芯片檢測。（II）第二項是檢
51、測芯片的數(shù)據(jù)保持功能。芯片在擦除操作后浮柵會帶有正電荷，這時如果進入浮柵的電子量比較大，就會造成浮柵狀態(tài)改變，導(dǎo)致電流標(biāo)記出現(xiàn)錯誤，例如原本標(biāo)記為“1”，現(xiàn)在會標(biāo)記為“0”從而造成芯片對數(shù)據(jù)操作的誤判。行業(yè)要求為芯片必須將數(shù)據(jù)無損保持10年，但是實際測試不可能等10年去測試，所以就采用高溫加速法測試，一般通過250高溫下烘烤3-6天，然后再對芯片進行讀取，如果讀取狀態(tài)正常，說明芯片合格。在高溫測試過程中，還會同時測試一些基本性能，例如擦除和編程效率等， 這兩項測試都通過后，芯片就可以正式投放市場了，在此之前還要進行封裝。為了防止在封裝過程中導(dǎo)致芯片出現(xiàn)其他失效情況，所以封裝完畢后，還要進行一次
52、全部測試，成為最終檢測（final test），一般檢測內(nèi)容為芯片引腳狀況、數(shù)據(jù)讀取狀態(tài)等，偶爾也會加入一些諸如編程和擦除功能的檢測，但是檢測條件沒有之前那么嚴苛，接下來，通過最終測試的芯片就會被銷售到客戶的手中。 第一章 緒論1.3 0.13um-shrink閃存的市場前景和耐久性研究的必要性0.13um-shrink閃存相較于之前的0.25um和0.18um閃存除了繼承了存取比較快速，無噪音，散熱小等優(yōu)點外，最重要的是制造成本得到了大幅度的降低，因此更有競爭力，受到越來越多的客戶青睞。但是相對于0.25um和0.18um閃存來說，0.13um-shrink閃存可靠性問題遇到更大的挑戰(zhàn)。其中
53、一個主要的可靠性問題就是閃存器件的耐久性問題，耐久特性代表著器件的可以承受正常操作的次數(shù)，一定程度上影響了存儲單元的數(shù)據(jù)保持力和器件的工作窗口。因此，如何確定存儲單元耐久性退化的主要機理、如何對存儲器件的耐久性進行提升，這都是非常具有價值的問題，也需要人們深入研究。本文作者一直從事芯片產(chǎn)品測試工程是的工作，而且是最先進的集成電路生產(chǎn)廠商單位工作了 4 年，發(fā)現(xiàn)存儲器件的可靠性是產(chǎn)品由研發(fā)階段轉(zhuǎn)化為量產(chǎn)階段一個非常 關(guān)鍵的問題甚至在量產(chǎn)初期也會成為一個阻礙大規(guī)模量產(chǎn)的致命問題。0.13um-shrink閃存芯片在量產(chǎn)初期就曾經(jīng)因為耐久性出現(xiàn)問題從而導(dǎo)致整條產(chǎn)線停產(chǎn)的嚴重后果。一般情況下，當(dāng)產(chǎn)品進
54、入最后的研發(fā)階段時 需要對存儲器件的可靠性進行評估，由于工程進度的要求，通常工程師一般根據(jù)經(jīng) 驗來改進工藝以期滿足存儲器件可靠性的各項要求，不能從根本上了解器件退化的主要機理，這樣容易造成治標(biāo)不治本的后果，可能為后來產(chǎn)品的量產(chǎn)埋下隱患。因此，為了有效的解決存儲器件的可靠性問題，需要深入了解器件退化的機理，把器件退化特性與工藝參數(shù)，電路設(shè)計，測試方案直接聯(lián)系起來，從而找到相應(yīng)的解決辦法。1.4 本論文的工作本文調(diào)查了0.13um-shrink三柵分柵閃存器件耐久性退化的主要機理，建立了器件退化特性與陷阱電荷密度之間的關(guān)系，提出了幾種優(yōu)化三柵分柵閃存器件耐久性的方法，主要的工作內(nèi)容有：1利用直流電場及深紫外光（UV）方式調(diào)查了三柵分柵閃存器件耐久特性；2根據(jù)三柵分柵閃存器件的耐久特性，根據(jù)三柵分柵閃存特有的結(jié)構(gòu)和相應(yīng)的工作原理；3研究三柵分柵閃存器件耐久特性與擦除操作電壓、擦除周期以及工作環(huán)境溫度之間的關(guān)系，調(diào)查了電子被陷阱電荷俘獲/釋放現(xiàn)象；4從工作方式和工藝上對三柵分柵閃
0.13um-shrink工藝的嵌入式閃存的耐久性特性研究分析 計算機專業(yè)
